SN65LVDS302ZXHR

Texas Instruments
595-SN65LVDS302ZXHR
SN65LVDS302ZXHR

Fabricante:

Descripción:
Serializadores y deserializadores (Serdes) Programmable 27-bit display serial inter A 595-SN65LVDS302ZXH

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₡-
Precio ext.:
₡-
Est. Tarifa:
Empaque:
Envase tipo carrete completo (pedir en múltiplos de 2500)

Precio (CRC)

Cantidad Precio unitario
Precio ext.
Cinta cortada / MouseReel™ †
₡1 728 ₡1 728
₡1 293 ₡12 930
₡1 183 ₡29 575
₡1 067 ₡106 700
₡1 009 ₡252 250
₡974 ₡487 000
₡945 ₡945 000
Envase tipo carrete completo (pedir en múltiplos de 2500)
₡911 ₡2 277 500
₡893 ₡4 465 000
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Embalaje alternativo

N.º de artículo del Fabricante:
SN65LVDS302ZXH
Embalaje:
Tray
Disponibilidad:
En existencias
Precio:
₡2 047
Mín.:
1

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Atributo del producto Valor de atributo Seleccionar atributo
Texas Instruments
Categoría de producto: Serializadores y deserializadores (Serdes)
RoHS:  
Deserializer
1.755 Gb/s
LVDS
CMOS
9 Input
27 Output
1.95 V
1.65 V
- 40 C
+ 85 C
SMD/SMT
NFBGA-80
Reel
Cut Tape
MouseReel
Marca: Texas Instruments
Kit de desarrollo: SN65LVDS302 IBIS
Sensibles a la humedad: Yes
Corriente de suministro operativa: 100 nA
Voltaje de alimentación operativo: 1.8 V
Dp - Disipación de potencia : 64.7 mW
Producto: Deserializers
Tipo de producto: Serializers & Deserializers - Serdes
Serie: SN65LVDS302
Cantidad de empaque de fábrica: 2500
Subcategoría: Interface ICs
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Atributos seleccionados: 0

Hoja de datos

PCN

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CNHTS:
8542391090
USHTS:
8542390090
ECCN:
EAR99

SN65LVDS302 Display Serial Interface Receiver

Texas Instruments SN65LVDS302 Programmable 27-Bit Display Serial Interface Receiver de-serializes FlatLink™ 3G compliant serial input data to 27 parallel data outputs. The Texas Instruments SN65LVDS302 receiver contains one shift register to load 30 bits from 1, 2, or 3 serial inputs. After checking the parity bit, it latches the 24-pixel and three control bits to the parallel CMOS outputs. If the parity check confirms correct parity, the Channel Parity Error (CPE) output remains low. If a parity error is detected, the CPE output generates a high pulse while the data output bus disregards the newly received pixel. Instead, the last data word is held on the output bus for another clock cycle.

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